vhdl中只有按位与（and），那么verilog中的逻辑与（&&）在vhdl中怎么表示？难道只能用两个连续的if来判断吗？
比如verilog：if(sdh_frm_o&&(!sdh_frm_o_ff1))
转换成什么样的vhdl代码比较合适？
谢谢
都是and
1位和1位运算就是按位与
"00100" and"01001"出的结果就是按位与
vhdl这个没有分开
1位和1位运算就是按位与
"00100" and"01001"出的结果就是按位与
vhdl这个没有分开
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