xilinx ISE综合后出现“does not match a known FF or Latch template.”请问那位大虾能告诉我有哪几种可能会导致这个情况？
第1个回答 2010-12-28
用verilog写的吧，是说你的逻辑不能综合到已有的触发器或锁存器的功能里！就是程序穿不进元件模型的鞋子里面。
比如，你又想要同步复位，又想要异步置位，那就不行了，
有些语言检查可以通过的，但不一定能综合，你分析一下你的逻辑，再看看你选用的芯片提供了那些类型的触发器和锁存器
比如，你又想要同步复位，又想要异步置位，那就不行了，
有些语言检查可以通过的，但不一定能综合，你分析一下你的逻辑，再看看你选用的芯片提供了那些类型的触发器和锁存器
第2个回答 2010-12-28
同一时钟双沿都触发（posedge clk or negedge clk）不行；
三个或以上沿（posedge clk1 or posedge clk2 or posedge clk3 ）不行；
异步复位与同步时钟混淆的（太多，不举例了）不行。
三个或以上沿（posedge clk1 or posedge clk2 or posedge clk3 ）不行；
异步复位与同步时钟混淆的（太多，不举例了）不行。
第3个回答 2010-12-28
造成这个错误的原因是代码编写的问题，不知道你的代码是什么样的，你可以参考以下的内容，
希望能对你有所帮助本回答被提问者和网友采纳
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