verilog中调用模块变量的类型

module FADD(A,B,Cin,Sum,Cout);
input A,B,Cin;
output Sum,Cout;
。。。
endmodule
module Test;
。。。
FADDM(C1,C2,C3,C4,C5);
。。。
endmodule

大神们把C3和C5的变量类型是什么解答鸟,最重要是解释,答案我知道!!!谢谢鸟!

实例化时用wire类型,C3,C5只能用wire类型。这是规定
你在Test这个module里面实例化FADD,意思就是用 线把FADD的几个信号连起来,这种“线”的作用只是传递信号高低,所以不用reg
温馨提示:答案为网友推荐,仅供参考

相关了解……

你可能感兴趣的内容

本站内容来自于网友发表,不代表本站立场,仅表示其个人看法,不对其真实性、正确性、有效性作任何的担保
相关事宜请发邮件给我们
© 非常风气网