我是Verilog的初学者，我想问一下，是不是所有的C语言代码都可以翻译成verilog语言？那些库函数例如rand（）这些怎么翻译啊？
verilog不是软件语言，或者说根本不是程序，是一种硬件描述语言，每个句verilog代码都是一组硬件，软件中很多简单的一句代码，在用硬件去实现时，实际上是很复杂的，例如除法，一句C代码就够了，但它是一大堆硬件才能实现。所以，你不要期望着verilog与C代码可以互译，它们的相关性，比起英语与汉语之间的相关性差远了。
温馨提示：答案为网友推荐，仅供参考
第1个回答 2010-10-22
不能混为一谈，不是一个概念！
verilog属于hdl(硬件描述语言)，它是人与基本门组件(permitives)之间的一个桥梁，verilog经过综合（sysnthsis）以后要生成网表文件（基本门或触发器之间的连接关系），最后布局布线才能映射到器件内部！
C是机器语言与人类语言的之间的一个桥梁，当然C经过编译后生成汇编语言，汇编语言经过汇编器以后才能生成机器语言，最后要在微机里面运行！
C和verilog都类似，同为人类思维语言的一种方式。但是意义却截然不同！
verilog属于hdl(硬件描述语言)，它是人与基本门组件(permitives)之间的一个桥梁，verilog经过综合（sysnthsis）以后要生成网表文件（基本门或触发器之间的连接关系），最后布局布线才能映射到器件内部！
C是机器语言与人类语言的之间的一个桥梁，当然C经过编译后生成汇编语言，汇编语言经过汇编器以后才能生成机器语言，最后要在微机里面运行！
C和verilog都类似，同为人类思维语言的一种方式。但是意义却截然不同！
