用cadence 画封装忘了加place_bound_top会怎样

那意思是只要两个封装不叠在一起的话，就不会出现问题？

是的，就是害怕你将两个芯片放的太近了，使得焊接时出现问题，给你报错使用的。

好的，非常感谢。